1 Bit Full Adder

今天課堂主要是教Max+Plus II的使用方法
以下是今天練習的結果

一位元全加器由一位元的A和B以及輸入進位Cin作相加的動作，
產生總和Sum和輸出進位Cout。下表為一位元全加器的真值表，
由真值表可求出sum和Cout的函數。



由布林代數函數畫出波形圖，如下



模擬此電路的波形圖，其結果和真值表相同。而Max+Plus II 在
模擬波形圖時會有延遲，所以由圖中可以看到輸出的結果都有延
遲的現象。而在實際電路中也是如此，一個訊號通過邏輯閘時會
也是會有Delay的情形。

Verilog HDL 第二堂課

上完第二次的課
了解到Verilog HDL和VHDL之間的差異
VHDL的語法比Verilog HDL來得嚴謹
沒有像Verilog HDL容易學習
而且Verilog HDL 在業界中是常用的硬體描述語言

同時老師在課堂上提到
一個IC設計工程師
硬體描述語言是必須要會的東西
也告訴我們在外面職場上的一些情形

希望在這學期的這堂課上
能夠得到許多獲
累積多一點的實力
才能有能力在外面臨接挑戰


一些關於 Verilog HDL 的網站：
http://zh.wikipedia.org/wiki/Verilog_HDL#Verilog_2001
http://www.icdiy.org/article.php3?sid=25
http://www.icdiy.org/article.php3?sid=26
http://www.icdiy.org/article.php3?sid=27

第一次

今天第一次上課
只申請這個Blog
沒做什麼事　很輕鬆

但這個Blog我還有點不太熟悉
希望能夠快點上手

有空時
大家也多來灌灌水吧　^^